Память DDR3

Опубликовано в Компоненты ПК, Оперативная память

Память DDR3 является логическим развитием стандарта DDR2. Стандарт DDR3 был принят летом 2007 года, однако многие производители еще до официального утверждения спецификации успели представить новые модули. Как уже упоминалось, основную долю рынка этот стандарт завоюет в 2010 году.

Эффективная частота работы современных модулей DDRS-памяти будет составлять от 1066 до 1600 МГц (хотя выпускаются и более скоростные модули для энтузиастов, работающие на частоте 1800 МГц и выше).

Память DDR3

Память DDR3 SDRAM

Кроме увеличенной пропускной способности, память DDR3 также выгодно отличается и уменьшенным энергопотреблением. Так, если модули DDR-памяти работают при напряжении питания 2,5 В, а модули DDR2 — при 1,8 В, то модули DDR3 функционируют при напряжении питания 1,5 В (на 16,5 % меньше, чем для памяти DDR2). Снижение напряжения питания достигается за счет использования 90-нанометрового техпроцесса производства микросхем памяти и применения транзисторов с двойным затвором (Dual-gate), что способствует снижению токов утечки.

Разгон модулей памяти становится возможным при увеличении штатного напряжения до 1,8 В. Специально для облегчения разгона многие производители (OCZ, Kingston и др.) поставляют наборы модулей с поддержкой технологии ХМР. Эта система, реализованная во всех современных чипсетах Intel, начиная с Х38, обеспечивает возможность использования заранее определенных наборов настроек оперативной памяти, облегчающих ее разгон. ХМР-совместимые модули поставляются с предустановленными ХМР-профилями, содержащими различные наборы таймингов. Как правило, такие модули оптимизированы для работы с повышенным напряжением — от 1,65 до 1,9 В.

Но главное преимущество DDR3 заключается в ее более высокой частоте работы, которая достигается благодаря восьмибитному буферу предварительной выборки, тогда как буфер DDR2 составляет 4 бита, a DDR — 2 бита.

Память DDR3: логическая структура

Для памяти DDR3 реализована восьмибанковая логическая структура, а размер страницы составит 1 Кбайт для чипов с шиной х4 и х8 и 2 Кбайт для чипов с шиной х16.

Принципиальное отличие памяти DDR3 от DDR2 заключается в реализации ме­ханизма 8n-Prefetch вместо 4n-Prefetch. Для организации данного режима работы памяти необходимо, чтобы буфер ввода-вывода (мультиплексор) работал на час­тоте, в восемь раз большей по сравнению с частотой ядра памяти. Достигается это следующим образом: ядро памяти, как и прежде, синхронизируется по положи­тельному фронту тактирующих импульсов, а с приходом каждого положительного фронта по восьми независимым линиям в буфер ввода-вывода (мультиплексор) передаются 8п бит информации (выборка 8п бит за такт). Сам буфер ввода-вывода тактируется на учетверенной частоте ядра памяти и синхронизируется как по по­ложительному, так и по отрицательному фронту данной частоты. Это позволяет за каждый такт работы ядра памяти передавать восемь слов на шину данных, то есть в восемь раз повысить пропускную способность памяти.

Понятно, что в случае реализации архитектуры 8n-Prefetch длина пакета (Burst Length) данных не может быть менее 8. Поэтому для памяти DDR2 минимальная длина пакета составляет 8.

Упрощенная временная диаграмма работы DDRS-памяти для BL = 8, tRRD = 2, tRCD = 3 и tCL = 2 показана ниже:

Память DDR3

Упрощенная временная диаграмма работы памяти DDR3

Вследствие увеличения Prefetch модули DDR3 отличаются более высокими за­держками, чем DDR2 (именно это наряду с высокими ценами в течение долгого времени заставляло индустрию относиться к новому стандарту с настороженно­стью). К примеру, если DDR1 работает с задержками 2, 2,5 или 3 импульса CAS, то DDR3 требует не менее 5 тактовых импульсов для той же процедуры. Впрочем, повышение тактовой частоты отчасти компенсирует высокие задержки.

Конечно, реализация механизма 8n-Prefetch вместо 4n-Prefetch — это не един­ственное различие между памятью DDR3 и DDR2. Другими нововведениями, реализованными в памяти DDR3, являются технология динамического термини­рования сигналов (dynamic On-Die Termination, ODT) и новая технология калиб­ровки сигналов. Технология ODT позволяет гибко оптимизировать значения терминальных сопротивлений в зависимости от условий загрузки памяти.

Память DDR3: модули DIMM

Как и DDR2, память DDR3 поставляется в виде модулей DIMM (для больших компьютеров) или SO-DIMM (для ноутбуков). Стандарт модуля остался неизмен­ным (240 контактов), однако вырез-ключ на модулях DDR3 расположен иначе во избежание путаницы . Качественные модули от надежных производите­лей (например, Kingston) поставляются только парами или комплектами по три штуки (для трехканального режима), при этом каждый модуль покрыт сверху за­щитным кожухом или радиатором. Емкость модулей памяти DDR3 составляет от 1 до 8 Гбайт.

Память DDR3

Виды модулей DDR3

При выборе модулей памяти DDR3 необходимо, как и в случае с DDR2, обращать внимание не только на частоту и емкость, но и на тайминги. Например, модули среднего класса, такие как Kingston НурегХ (1333 МГц), работают с таймингом 7-7-7-20. У более быстрых модулей встречаются значительно меньшие тайминги, вплоть до 5-5-3-13.

Сегмент оперативной памяти на данный момент является, пожалуй, самым запу­танным и непонятным на рынке компьютерных комплектующих. Разобраться в нем — задача не из простых. Огромное количество производителей наперебой предлагают пользователям самые высокопроизводительные системы с максималь­ными возможностями. Кроме того, модули памяти — весьма бедная сфера для экспериментов производителя. Все изменения изделий сводятся к замене тепло- рассеивающих радиаторов, а также повышению характеристик их стоимости. В свя­зи с этим решения различных производителей становятся практически близнеца­ми, из которых трудно выделить фаворитов.

Совет

Однако тем, кто ценит надежность и стабильность работы системы, мы предлагаем ориен­тироваться на продукцию таких компаний, как Corsair, Kingston и OCZ.

Память DDR3: GDDR

Как известно, оперативная память применяется для нужд не только центрального процессора, но и графического. В современных графических видеокартах исполь­зуется так называемая графическая память, микросхемы которой распаиваются на плате графической карты. Аналогично тому, что существуют различные типы опе­ративной памяти (SDR, DDR, DDR2hDDR3), графическая память тоже бывает разной. Чтобы отличать оперативную память от графической, последнюю снабжа­ют обозначением G. Так, бывает память GDDR2, GDDR3 и GDDR4. Несмотря на схожие названия (GDDR2 и DDR2, GDDR3 и DDR3), графическая память суще­ственно отличается от оперативной.

Отметим, что впервые графическая память GDDR2 (Graphics Double Data Rate, version 2) была использована компанией NVIDIA в видеокарте на базе процессора GeForce FX 5800. В то же время по принципу действия графическая память GDDR2 не имеет ничего общего с памятью DDR2 и в этом смысле более схожа с памятью DDR. В частности, в памяти GDDR2 не используется технология 4n-Prefetch, когда буфер ввода-вывода данных работает на удвоенной частоте. От обычной DDR-памяти GDDR2 отличается более высокими тактовыми частотами, требова­ниями к напряжению и способами терминирования сигналов.

Память GDDR3 (Graphics Double Data Rate, version 3) была разработана компани­ей ATI, однако впервые использовалась на видеокартах с графическим процессором NVIDIA GeForce FX 5700 Ultra.

Эта память также не имеет никакого отношения к DDR3 и по принципу действия более схожа с памятью DDR2, отличаясь от нее тактовыми частотами, требования­ми к напряжению и способами терминирования сигналов. В памяти GDDR3, как и в DDR2, используется технология 4n-Prefetch.

Память GDDR4 (Graphics Double Data Rate, version 4) сегодня широко применя­ется в видеокартах с процессорами ATI Radeon Х1950ХТХ и Radeon HD 2600 XT. Эта память является своеобразным аналогом DDR3 в том смысле, что в ней реа­лизован механизм 8n-Prefetch.

Память DDR3: OCD-калибровка сигнала

Одной из серьезных проблем, связанных с DDR-памятью, является потребление энергии. К примеру, системы, оснащенные 4 Гбайт DDR-памяти, при чтении всего объема памяти потребляют 35-40 Вт электроэнергии. Снижение номинального напряжения памяти приведет к уменьшению потребления электроэнергии и, кро­ме того, позволит увеличить тактовую частоту работы памяти.

Однако не все так просто. Действительно, снижение перепадов напряжения позволяет увеличивать тактовую частоту, но после определенного значения на­пряжения пилообразное изменение формы импульсов напряжения будет иска­жаться. Это искажение можно уменьшить, увеличив крутизну фронта импуль­са, но и это имеет свои негативные последствия: в результате на положительном и отрицательном фронтах импульса возникнут выбросы (всплески) напряже­ния.

Еще одна проблема, связанная с высокой тактирующей частотой, заключается в том, что с ростом частоты следования импульсов начинают сказываться явления за­держки, а это может приводить к рассинхронизации сигналов. К примеру, в резуль­тате таких задержек опорные тактовые импульсы, с которыми синхронизируются все команды, могут быть рассинхронизированы с импульсами DQS (Data Queue Strobe), передний и задний фронт которых используется для стробирования при­ема/передачи данных в буферы ввода-вывода.

Чтобы решить проблему эффекта задержки, в DDR-памяти используется метод компенсации этих задержек, то есть тактирующие импульсы подаются с некоторым опережением.

Рассинхронизация может возникать и по другой причине. В DDR-памяти точкой синхронизации является пересечение переднего или заднего фронта стробирующего сигнала с опорным напряжением, условно принимаемым за ноль. То есть как только значение стробирующего сигнала достигает значения опорного напря­жения, наступает момент синхронизации (срабатывания). При таком подходе есть свои проблемы: и опорное напряжение (ноль), и стробирующий сигнал могут «плавать», а это неизбежно приводит к тому, что точка синхронизации также «плавает».

Для решения проблемы синхронизации в DDR2-пaмяти операции ввода-вывода в буфер синхронизируются не по одному стробирующему сигналу, а по двум: DQS и инверсному к нему сигналу DQS. Эти стробирующие сигналы являются диффе­ренциальными, то есть уровни сигналов DQS и DQS измеряются друг относитель­но друга, а не относительно некоторого опорного напряжения, как в DDR-памяти. Соответственно, точкой синхронизации является пересечение самих стробирующих сигналов DQS и DQS.

Теоретически сигналы DQS и DQS должны быть зеркально симметричны друг относительно друга, но на практике эта симметрия не всегда достижима. Все время возникают индуцированные искажения и расфазировка сигналов. В результате точка пересечения между сигналами DQS и DQS, используемая как точка синхро­низации, может «плавать» и не совпадать с точкой пересечения сигнала DQ (Data Queue) (сигнал на выдачу данных) с опорным напряжением. Это явление известно как DQ-DQS-сдвиг.

Необходимо также учитывать, что входные импедансы буферов ввода-вывода могут слегка отличаться друг от друга. Это в еще большей степени препятствует компенсации DQ-DQS-сдвига.

Память DDR3: Проблема терминирования сигналов

Распространение любого сигнала вдоль шины неизбежно приводит к его частич­ному отражению от любых неоднородностей вдоль пути распространения. Чтобы такого отражения сигнала не происходило, необходимо, чтобы, во-первых, на пути распространения сигнала не было неоднородностей и, во-вторых, чтобы сам путь был бесконечным. Понятно, что на практике такие условия нереализуемы и отра­жение сигнала всегда присутствует. Отраженный сигнал интерферирует с основ­ным сигналом, что приводит к искажению последнего. Поэтому одной из основных задач является уменьшение отраженного сигнала.

Одно из решений, используемых для предотвращения отражения сигнала, заклю­чается во введении шунтирующих сопротивлений, образующих заглушку или терминатор. Шунтирующее сопротивление устанавливается на конце шины, по которой распространяется сигнал, и заземляется. Такая заглушка полностью поглощает сигнал и предотвращает его отражение. В случае DDR-памяти терми­нальные сопротивления устанавливаются на самой материнской плате. Такой подход позволяет устранить отражения, которые могли бы возникнуть на конце самой шины, однако не решает проблемы возникновения отражений от неодно­родностей, связанных с наличием нескольких слотов для установки модулей памяти.

В случае памяти DDR2 используется принципиально иной метод терминирования сигналов, получивший название ODT (On-Die-Termination). В данном случае терминальные сопротивления устанавливаются непосредственно на самих модулях памяти, а для предотвращения поглощения сигнала в активном модуле памяти используется технология отключения терминальных сопротивлений от активных модулей.

Память DDR3: Отложенная операция CAS

Другая проблема, связанная с функционированием памяти и приводящая к сни­жению пропускной способности, — возникновение конфликтов команд. Дело в том, что на шине в один момент времени может присутствовать только одна команда. Для простоты предположим, что существуют четыре командные линии, уровни напряжений на которых задают команды RAS, CAS, CS (Chip Select) и WE (Write Enable). Если представить, что на шине одновременно появляются две команды, задаваемые, к примеру, комбинациями 101 и 001, то возникает конфликт. Рассмот­рим в качестве примера ситуацию с тремя банками памяти. Активация каждого следующего банка может происходить только после определенного промежутка времени, называемого Row to Row Delay (tRRD). Типичный случай, когда tRRD составляет два такта. Кроме того, для каждого отдельного банка после его актива­ции команда на чтение (выбор столбца в пределах активированной строки) посту­пает с задержкой, определяемой RAS to Cas Delay (tRCD). И если tRCD = 4Т, то команда на чтение первого банка совпадет с активацией третьего банка. Чтобы избежать конфликта команд, команду активации третьего банка приходится сме­щать на целый цикл, что, естественно, приводит и к смещению всех последующих команд для этого банка. В результате такого сдвига на шине данных образуется пропуск, или «пузырь» (Bubble), что приводит к снижению пропускной способно­сти памяти .

Для того чтобы избежать пропусков данных, в DDR2-naMnra используются отло­женные операции CAS. Суть заключается в том, что операции активации банка и ко­манда на выбор столбца (CAS) следуют непосредственно друг за другом с разницей в один цикл. Это позволяет избежать конфликта команд, поскольку команда CAS уже не совпадает с командой активации банка. Команда CAS поступает в буфер команд и хранится там требуемое количество циклов в зависимости от значения tRCD. После этого она считывается, но шина команд остается незанятой и может быть использована для команды активации очередного банка. В результате дости­гается непрерывный поток данных на шине и увеличивается пропускная способ­ность памяти.

Хранение команды СAS в буфере эквивалентно введению дополнительной задерж­ки, поэтому данный способ известен также как Additive Latency (AL), или способ отложенного чтения (Posted CAS).

В DDR-памяти при операциях записи контроллер может осуществлять запись в любую ячейку в пределах открытой строки, причем задержка записи (Write Latency, WL) данных относительно сигнала С AS (выбора столбца) составляет один такт. В памяти DDR2 задержка записи определяется несколько иначе, она на один такт меньше задержки на чтение (Read Latency, RL): WL = RL — IT. Если, напри­мер, RL = 7, то WL = 6.

0